FPGA之PLL

PLL（Phase Locked Loop）爲鎖相環。FPGA中的鎖相環通常由PFD（鑑頻鑑相器）、CP（電荷泵）、LF（濾波器）、VCO（壓控振盪器）組成。一般晶體振盪器由於工藝和成本原因達不到高頻信號輸出。高頻電子線路中，需要外部信號與內部的振盪信號同步。一路輸入時鐘需要生成多路時鐘信號。以上幾種問題就需要通過PLL來實現。 PLL的內部結構如下圖所示： 以下通過圖例來說明生成PLL IP核（

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