FPGA學習之路——PLL的使用

　　鎖相環（PLL）主要用於頻率綜合，使用一個 PLL 可以從一個輸入時鐘信號生成多個時鐘信號。 PLL 內部的功能框圖如下圖所示:  　　在ISE中新建一個PLL的IP核，設置四個輸出時鐘，分別爲25MHz、50MHz、75MHz和100MHz，配置如圖所示： 　　 　　之後，再在程序中例化IP核，程序設計如下： 1 `timescale 1ns / 1ps 2 //////////////

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