FPGA開發（四） PLL實驗

時間 2021-01-03

標籤 FPGA 简体版

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本次我們來學習FPGA的PLL，PLL(Phase Locked Loop)俗稱鎖相環，在很多的單片機中都有，它主要的目的是爲了實現倍頻和分頻，因爲我們系統運行的主頻率是固定的，如果我們需要其他的頻率，那麼就需要超頻或者降頻，此時就需要鎖相環實現。 FPGA的PLL是一個硬件模塊，是十分重要的資源。本次博主使用的cyclone IV有四個PLL，爲外部的端

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