FPGA GoWin PLL

FPGA GoWin PLL 最近在運用高雲FPGA做開發，在使用了一段時間以後，對PLL軟件界面裏面那麼多參數實在是比較蒙，因爲時間問題，也沒有深入看高雲的手冊。昨天在整理完Xilinx的鎖相環用法以後，今天再來看看高雲的FPGA鎖相環結構。 做人做技術，一碗水要端平，是不是？ 鎖相環必然有工作頻率範圍，這個範圍約束了輸入頻率和輸出頻率 輸入時鐘還是先倍頻在分頻，倍頻係數、分頻係數組合，確定了輸

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