FPGA之PLL

PLL（Phase Locked Loop）爲鎖相環。FPGA中的鎖相環一般由PFD（鑑頻鑑相器）、CP（電荷泵）、LF（濾波器）、VCO（壓控振盪器）組成。通常晶體振盪器因爲工藝和成本緣由達不到高頻信號輸出。高頻電子線路中，須要外部信號與內部的振盪信號同步。一路輸入時鐘須要生成多路時鐘信號。以上幾種問題就須要經過PLL來實現。 PLL的內部結構以下圖所示： web 如下經過圖例來講明生成PLL

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