從頭學起Verilog（三）：Verilog邏輯設計

引言 　　經過了組合邏輯和時序邏輯的複習，終於到了Verilog部分。這裏主要介紹Verilog一些基礎內容，包括結構化模型、TestBench編寫和仿真、真值表模型。 　　這部分內容不多，也都十分基礎，大家可以看個樂呵，看個意思，但是有一些細節還是需要注意的。 Verilog結構化模型 　結構化和語言規則 　　下圖以示例的形式分別說明了1995版和2001/2005版Verilog語法下的結構化

>>阅读原文<<