組合邏輯 verilog描述

類型及verilog描述 可綜合原則 1.門級邏輯 2.選擇器 比較器 3.運算邏輯 時序 競爭冒險 組合邏輯必然存在，時延造成毛刺 解決 輸出不接時鐘和復位 模塊輸出寄存器輸出 組合邏輯構成時序電路原則 組合邏輯環 不合理 合理 組合邏輯不能當時鍾、復位， 寄存器也不適合當時鍾、復位，

>>阅读原文<<