從頭學起Verilog（一）：組合邏輯基礎與回顧
太久沒有來CSDN了，因爲去了博客園，現將博客園內容搬運過來，同步更新！ 引言 該部分主要回顧了本科時數字電路中組合邏輯電路部分，內容相對簡單和基礎。 內容主要包括：布爾代數相關知識，卡諾圖，最大項與最小項，競爭和冒險以及一些常見模塊 數字電路中的邏輯 組合邏輯：輸出可以表示爲瞬時輸入變量的布爾函數。→即輸出僅有當前輸入決定 時序邏輯：輸出與之前的歷史輸入（當前狀態）有關。
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