DDR4 FPGA verilog驅動邏輯管理

之前寫過一個DDR4的配置博客https://blog.csdn.net/jingjiankai5228/article/details/104282707 ，簡單的說了一下MIG核的基本配置以及示例工程的搭建。 實際使用過程中可能通過DDR4來緩存不同數據，我個人一般的使用的方式可以將DDR分爲若干等分的存儲空間，前端使用FIFO緩存，從而簡化用戶接口，基本框架大致如下圖，由於時間有限就直接用畫

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