Verilog設計計數器（一）

理解FPGA設計須要具體的流程框圖，模塊化設計。從最基礎的計數器設計中，咱們能夠畫個簡要的模塊。 這裏的時鐘是咱們本身定義的，經過控制復位鍵，咱們能夠控制計數器模塊的運做。 咱們須要瞭解哪些是輸入輸出端口，這是Verilog設計中的重中之重。 經過模塊咱們能夠知道，clk，rst_n這兩個是輸入端口，咱們定義爲input 而輸出的Q爲輸出端口，咱們定義爲output。 舉個例子，咱們要設計一個計數

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