從頭學起Verilog（二）：時序邏輯基礎與回顧

引言 　　時序邏輯對於數字電路設計十分重要，本文針對數字電路中的時序邏輯部分進行了系統的回顧。 存儲器件 　　由於時序邏輯的輸出不但受當前輸入影響，還受之前的輸入的影響，所以需要有存儲單元對以前的輸入進行存儲。 　SR鎖存器（set-reset）---電平敏感器件 　　實際在Verilog中，很多情況應該避免使用鎖存器，也應該避免無意中被綜合成鎖存器。          NOR門交叉耦合的鎖存器，

>>阅读原文<<