Verilog HDL（八）：變量類型（reg和wire）

        Verilog HDL 語法雖然有很多，但是真正常用的卻屈指可數， 我們只需要掌握了常用的語法，就可以用 Verilog HDL 語言去描述邏輯電路。之前用到兩種變量類型，一種是 wire（線型），另一種是 reg（寄存器型）。在數字電路中信號只有兩種形態，一種是傳輸，一種是存儲。傳輸是通過連接線， 存儲是用寄存器，因此也就清楚在 Verilog HDL 中常用 wire 和 re

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