Verilog中reg和wire數據類型的確定
Verilog語言中最常用的數據類型不外乎是wire、reg和parameter這幾個了。經常有同學不能夠確定自己添加的數據該用reg型，還是wire型，本文就來幫大家梳理一下： 首先回憶一下很多教科書上會有的解釋： 「輸入端口：從內部來講，輸入端口必須爲wire型，從模塊外部來看，輸入端口可以連接到wire型或者是reg型的變量；」 「輸出端口：從內部來講，輸出端口可以是wire型，或reg型，
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