從零開始系類——CPLD和Verilog HDL
分享一本講解關於CPLD與硬件描述語言Verilog的PDF書籍，筆者在這方面研究甚少，有時候也會搞不清楚CPLD與FPGA的區別，網上找了些不錯的文章，彙總壓縮解釋如下： CPLD進行一次下載編程（寫入操作）後，其內部邏輯門組合方式就保存下來，不管下次通電斷電，依舊可以執行上一次邏輯操作。 不一樣的是FPGA不能保存上次邏輯功能，斷電後，FPGA就失去所有配置。因此FPGA通常需要帶一塊配置芯片
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