Verilog HDL 測量相位差
源程序：dom //測量兩路信號相位差
//要求兩路信號除相位不一樣外，其餘信息必須徹底一致
`define WIDTH 16
module phase_diff_detect
(
input i_clk, //輸入標準時鍾
input i_rstn, //輸入復位信號
input i_en_o, //輸入使能輸出
input i_sig1, //輸入待測信號1
input i_sig2
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