wire和reg之間的差異?

Abstract Verilog初學者最常見的問題：『什麼時候該用wire?什麼時候又該用reg?』 Introduction 大體上來說，wire和reg都類似於C/C++的變數，但若此變數要放在begin…end內，該變數就須使用reg，在begin…end之外，則使用wire。 使用wire時，必須搭配assign；reg則不必。 input，ouput，inout預設值都是wire。 若w

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