Verilog編碼規則：不使用integer類型，使用精確定義位寬的wire\reg類型

            在初學Verilog時就被前輩教導，使用數字時應精確定義位寬，這是有道理的。             舉例：             assign z_dout_t = (z_dout[12] == 1'b1) ? {dist_flag_sync, z_dout[11:0]+1} : {dist_flag_sync, z_dout[11:0]};             這

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