Verilog 中定義信號爲什麼要區分 wire 和 reg 兩種類型？

作者：young cc 鏈接：https://www.zhihu.com/question/21021718/answer/56339195 來源：知乎 著作權歸作者所有。商業轉載請聯繫作者獲得授權，非商業轉載請註明出處。 兩者差別很大，完全不能取消。 在Verilog中，wire永遠是wire，就是相當於一條連線，用來連接電路，不能存儲數據，無驅動能力，是組合邏輯,只能在assign左側賦值，不

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