四、基於Verilog的邊沿檢測設計

1、前言         邊沿檢測經常用於按鍵輸入檢測電路中，按鍵按下時輸入信號 key 變爲低電平，按鍵擡起變爲高電平。當輸入的信號爲理想的高低電平時（不考慮毛刺和抖動），邊沿檢測就發揮了很重要的作用。 由於輸入的信號爲一個連續值，我們需要通過時鐘進行採樣。根據採樣定理，採樣時鐘的頻率需要至少爲被採信號頻率的 2 倍。 設計的邊沿檢測電路的功能爲：檢測到 1 個下降沿或上升沿時，對應的下降沿輸出

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