verilog——序列檢測器設計

首先要明白的是：序列檢測器的作用就是將一個指定的序列從一個數字碼流中提取出來，這篇博客要檢測的是一個‘11001101’序列。 程序中的data_in數據流輸入,當狀態爲st7的時候認爲檢測到了‘11001101’序列。輸出爲1，否則爲0。 序列檢測採用三段式狀態機設計，三段式狀態機將時序邏輯和組合邏輯分開，把狀態和輸出單獨列開，方便檢查和維護。 序列檢測代碼：

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