邊沿檢測Verilog實現（包含上升沿，降低沿，雙邊沿）
思路：設計兩個或多個一位的寄存器，用來接收被檢測的信號，系統時鐘來一次記一次輸入信號，若是用了兩個寄存器直接異或就能夠了;使用高頻的時鐘對信號進行採樣，所以要實現上升沿檢測，時鐘頻率至少要在信號最高頻率的2倍以上，不然就可能出現漏檢測。具體請參見下面代碼:spa module edge_detect(clk,rst,signal,pos_edge,neg_edge,both_edge);
inp
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