基於Verilog的fifo的設計研究

本文首先對FIFO 設計的重點難點進行分析，並在此基礎上分別進行同步fifo和異步fifo的研究以及實現。 仿真工具：ISE14.4 一、FIFO簡單講解 FIFO的本質是RAM，先進先出 重要參數：fifo深度（簡單來說就是需要存多少個數據）              fifo位寬（每個數據的位寬） FIFO有同步和異步兩種，同步即讀寫時鐘相同，異步即讀寫時鐘不相同 同步FIFO用的少，可以作爲

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