FPGA中verilog中的邊沿採樣（上升沿，下降沿，雙邊沿）

FPGA中的信號採集到上升沿，下降沿，以及雙邊沿，採集的時候其實就是延遲了兩拍採集到信號的邊沿，這樣的信號更加準確，我是這樣理解的，而且最好是延遲兩拍，想延遲幾拍就定義幾個DFF，話不多說，直接上 上面的圖片就很直觀的看出信號經過兩次寄存器輸出分別經過不用的門電路最終得到不同的邊沿，在這裏記錄一下最後信號的輸出不同方式： 1，上升沿：倒數第二個觸發器和最後一級取反觸發器相與輸出。 2，下降沿：倒數

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