FPGA亞穩態狀態檢測邊沿

亞穩態的原理 如上圖所示，當時鐘上升沿來的時候，數據恰好改變，這個時候輸出的結果就無法確定是0/1，寄存器會經過一段時間的抖動然後輸出一個結果（無法確定是正確還是錯誤） 亞穩態檢測邊沿的解決辦法 通過三個寄存器，數據的抖動會消失，從而得到穩定的數據輸出（數據同樣不確定是否正確） 亞穩態檢測邊沿的原理： 當寄存器抖動之後輸出爲0時，如下圖所示，通過兩個寄存器，就可以消除抖動，並且，在幾個時間週期之後

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