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【Verilog HDL 訓練】第 06 天(邊沿檢測)
時間 2020-12-31
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1. 複習verilog語法 【選做題】 - reg和wire的區別 寄存器數據類型 Verilog中規定,凡是在程序塊中被賦值的變量,都必須是寄存器類型的。(程序塊:例如always塊) 這裏未免還是會讓人產生疑惑?寄存器數據類型的變量最後一定會被綜合成寄存器嗎? 對應於實際的數字電路中,如果該程序塊描述的是時序邏輯,則該寄存器變量對應爲寄存器;如果該程序塊描述的是組合邏輯,該寄存器變量對應爲硬
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