【技巧分享】在設計文件中，如何確定信號是reg型還是wire型？

當我們使用Verilog時，對於信號定義爲reg型還是wire型比較混亂，那麼今天我們就來講一講如何快速的進行信號定義。 在Verilog中，wire永遠是wire，就是相當於一條連線，用來連接電路，不能存儲數據，無驅動能力，是組合邏輯；並且只能在assign左側賦值，不能在always @ 中賦值。 reg可以綜合成register，latch，甚至是wire(當其只是中間變量的時候)，能存儲數

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