從零開始學FPGA -- Verilog模塊調用、阻塞與非阻塞賦值、狀態機

在編寫各種語言時，正確良好的註釋是必不可少的，一般我們最少要保證3:1的代碼註釋比例，即3句代碼至少一個註釋。Verilog有兩種註釋方式： 單行註釋：以 // 開頭 多行註釋：以 /* 開始，以 */ 結束 一、Verilog調用模塊 Verilog的基本設計單元是「模塊」。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能。每個Verilog程序包括4個主要的部分：端口定義、IO說

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