verilog賦值：阻塞（=）和非阻塞（<=）賦值的不同

原文引自：  http://www.cnblogs.com/zxl2431/archive/2010/09/25/1834856.html 在寫組合邏輯電路的代碼時，我發現書上例子大都用的"="；而在寫時序邏輯電路代碼時，我發現書上例子大都用的"<="。之前就知道在Verilog HDL中阻塞賦值"="和非阻塞賦值"<="有着很大的不同，但一直沒有搞清楚究竟有什麼不同，現在來慢慢的琢磨它。 　　對

>>阅读原文<<