Verilog中阻塞賦值與非阻塞賦值

阻塞賦值與非阻塞賦值的不同   阻塞賦值： =   非阻塞賦值：<= 可以理解爲：阻塞賦值有順序，非阻塞賦值沒有順序，下面我們用實例來講解：   阻塞賦值源碼（截取） 解讀：clk上升沿或者rst_n下降沿到來時候進入always語句 如果rst_n是0，那麼block_out1和block_out2都賦值爲0，否則： 同樣，非阻塞賦值 二者只有符號的不同而已 下面我們開始解讀這幅圖： 在120n

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