verilog取某個信號的上升沿或下降沿信號

取一個信號的上升沿或下降沿信號，可以通過將信號delay後，然後將原信號和delay信號，通過不同的與非操作，獲取上升沿信號或下降沿信號： 階段一： reg delay;        // delay信號 always @ ( posedge clk or negedge rstn )   if( !rstn )      delay <= 0;   else      delay <= ori

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