verilog中判斷上升沿和降低沿的程序

取一個信號的上升沿或降低沿信號，能夠經過將信號delay後，而後將原信號和delay信號，經過不一樣的與非操做，獲取上升沿信號或降低沿信號：blog 階段一：同步 reg delay;        // delay信號sed always @ ( posedge clk or negedge rstn )方法   if( !rstn )im      delay <= 0;d3   elseim

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