Xilinx FIFO Generate 需要注意RST復位
Xilinx FIFO Generate 需要注意RST復位 記錄在使用Xilinx的FIFO Generate的時候遇到的問題（modelsim仿真和ILA都能遇到）； ——full，empty 等信號一直keep high； 直接原因 以下內容說的都是Asynchronous Reset； 在手冊pg057-fifo-generator.pdf，Page127中有介紹： 拙劣的翻譯： 進行復位
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