Xilinx FIFO Generate 需要注意RST復位

時間 2021-03-13

標籤 FPGA設計從硬件到軟件 FIFO RST 復位 FPGA Xilinx 简体版

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Xilinx FIFO Generate 需要注意RST復位記錄在使用Xilinx的FIFO Generate的時候遇到的問題（modelsim仿真和ILA都能遇到）； ——full，empty 等信號一直keep high；直接原因以下內容說的都是Asynchronous Reset；在手冊pg057-fifo-generator.pdf，Page127中有介紹：拙劣的翻譯：進行復位

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