Altera FPGA FIFO注意細節

FIFO 主要用於不同的時鐘域數據傳輸 FIFO 這個地方還是有需要注意的地方。 wrempty這個信號，和rdfull，最好加上 下圖中，rd_req,已經拉高了，但是數據並沒有出來。應該是0而是延後了一個後期。稍微有些疑問。如果在實際使用時，一定要注意這一點，否者數據可能差一個週期。

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