FPGA入門實驗二：譯碼器組合邏輯

時間 2021-01-09

標籤 EDA FPGA Quartus VHDL 简体版

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題目（1）：放置2個2-4譯碼器模塊，則總共有2組SW，每組2個，2組LED，每組4個，每組SW分別控制其對應的LED組 1.新建VHDL-Verilog文件，並寫一個2-4譯碼器的moudle，並創建Symbol。 2.新建BDF文件，將上面創建的2-4譯碼器添加到文件中，添加輸入、輸出引腳，並且指派引腳。 3.RTL圖如下所示 4.編譯，下載到DE0板子，通過撥動兩組開關，觀察對應的Led的亮

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