FPGA學習02—實現簡單的組合邏輯電路

組合邏輯是VerilogHDL設計中的一個重要組成部分。從電路本質上講，組合邏輯電路的特點是輸出信號只是當前時刻輸入信號的函數，與其他時刻的輸入狀態無關，無關存儲電路，也沒有反饋電路。    2.2.1 多路選擇器 ① 多路選擇器的設計思路是兩個按鍵輸入（這裏命名爲in_1和in_2），再設一個按鍵爲選擇選擇按鍵（sel），輸出設爲led燈（out）。繪製的波形圖如下2-2-1所示： 圖2-2-1

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