verilog入門經驗（三）取某個信號的上升沿或降低沿信號

取一個信號的上升沿或降低沿信號，能夠經過將信號delay後，而後將原信號和delay信號，經過不一樣的與非操做，獲取上升沿信號或降低沿信號：spa 階段一：blog reg delay;        // delay信號同步 always @ ( posedge clk or negedge rstn )sed   if( !rstn )方法      delay <= 0;im   elsei

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