邏輯綜合概述

1.概述 概念： 邏輯綜合是IC前端設計的重要步驟，就是將行爲級/RTL級的電路轉換爲門級網表的過程。 目的：決定電路的門級結構。尋求電路時序和麪積的平衡， 功耗和時序的平衡，增強電路的測試性。 邏輯綜合三階段：Synthesis=Translation+Optimization+Mapping 轉譯：將HDL代碼轉爲與工藝庫（器件）無關的數據庫 優化：根據時序/面積/功耗等方面的要求，將上述數據

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