Lattice FPGA 使用指南3 - 如何用第三方仿真工具跑後仿及波形分析

假設設計名爲mydesign 1)生成網表和sdf文件 在綜合時，Map Design選項中選中 Verilog Simulation file,則綜合完成後，會生成網表和sdf反標文件： mydesign_mapvo.sdf (sdf file) mydesign_mapvo.vo  (verilog netlist) 2）在testbench中讀入sdf，如：    initial begin

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