FPGA入門實驗三：計數器、波形仿真、SignalTap

時間 2021-01-13

標籤 EDA FPGA Quartus VHDL 简体版

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題目（1）：參照代碼，設計一個0-17的計數器，當計數值爲17的時候，OV輸出1，其他輸出0，注意設定合理的信號位寬。 1.新建工程，添加BDF文件和Verilog-HDL文件，寫一個17進制計數器的Module並創建Symbol，其代碼如下: module dec_17( input CLK, output reg [5-1:0] OUT, output reg OV ); always @ (

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