31條指令單週期cpu設計(Verilog)-(四)數據輸入輸出關係表

說在前面 開發環境：Vivado 語言：Verilog cpu框架：Mips 控制器：組合邏輯 表格作用  這張表用於設計整體的數據通路圖 （在第二篇中已經給出來了），而這張總圖是用於設計Verilog代碼整體結構的。  設計流程 在上一篇文章中分析了每一條指令的具體數據通路圖 ，由於篇幅問題沒有將單條指令的數據輸入輸出關係列舉出來，所以就在這裏整合一下（ 反正單條的數據通路圖都有了） 步驟： 1

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