31條指令單週期cpu設計(Verilog)-(八)上代碼→指令譯碼以及控制器

說在前面 開發環境：Vivado 語言：Verilog cpu框架：Mips 控制器：組合邏輯  指令譯碼器 我們需要根據一條32位的指令的結構確定是哪一條指令 可以根據操作碼(op)以及功能碼（func），使用case語句確定（下述代碼中case語句順序與上表相同） `timescale 1ns / 1ns module instr_dec( input [31:0] instr_cod

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