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31條指令單週期cpu設計(Verilog)-(五)整體數據通路圖設計
時間 2021-01-05
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說在前面 開發環境:Vivado 語言:Verilog cpu框架:Mips 控制器:組合邏輯 這張圖是用來幹啥的? 我們在用verilog實現這個cpu的時候,一般是先把各個部件單獨寫一個module,然後再串聯起來,這張圖就是幫助我們連接各個部件的(通過輸入輸出關係) 設計流程 1. 把上一章中所有的部件畫出來(紅色方框部分 ) 2. 根據數據輸入輸出關係表確定是否需要多路選擇器(MUX
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