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關於verilog中if與case語句不完整產生鎖存器的問題
時間 2020-12-25
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http://www.eefocus.com/guoke1993102/blog/14-04/302739_882d2.html 在很多地方都能看到,verilog中if與case語句必須完整,即if要加上else,case後要加上default語句,以防止鎖存器的發生,接下來就來說說其中原因。 一,什麼是鎖存器?鎖存器與觸發器的區別。 鎖存器與觸發器最大的區別在於,鎖存器是電平
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