verilog中鎖存器的問題

如圖所示爲verilog寫成程序後RTL圖，注意鎖存器 rRST_adc_n 此鎖存器enable 信號在狀態機到st1~5時觸發，在狀態機0時解鎖。但是注意到，由於多了WIDEord 這個或或，enable信號會低於D到達，造成的結果 鎖存的不是1而是0.。 因爲在寫狀態機時，其他狀態沒有賦值，系統自動生成鎖存器，但是會產生錯誤。 轉載於:https://www.cnblogs.com/harr

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