Verilog中if..else和case語句分析

本文主要討論一下Verilog中if...else...與case..語句的比較。 先看幾個圖： if...else.. case語句實現與上述一樣的功能 發現RTL視圖差別很大，而且從RTL視圖也能看出if..else...有明顯的優先級，case語句是並行的。但是我們再看看technology map： 兩種表達方式的technology map的結果一樣，說明映射到FPGA板子上的硬件電路一

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