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Verilog——if語句的優先級問題
時間 2021-07-12
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一、有優先級的if語句 if..else if.. else if … …else..語句中是有優先級的,第一個if具有最高優先級,最後一個else優先級最低。Quartus綜合出的RTL圖認爲,最高優先級的電路靠近電路的輸出,輸入到輸出的延時較短;最低優先級的電路遠離輸出端,輸入到輸出的延時較長。 module single_if_late(A, C, CTRL_is_late, Z);
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