Verilog中的`timescale及它對仿真時間的影響

1. `timescale `timescale是Verilog中的預編譯指令，指定位於它後邊的module的時間單位和時間精度，直到遇到新的`timescale指令或者`resetall指令。它的語法以下：web `timescale time_unit / time_precision 假如咱們延時x個時間單位，那延時的總時間time = x*time_unit，但最後真正延時的時間是根據ti

>>阅读原文<<