verilog timescale的兩種仿真處理方法

1) 若全部的設計都使用同一個timescale,則能夠不須要在每個module前都定義timescale, 如使用cadence ius的irun仿真工具，則可加timescale選項,如：ide    -timescale 1ps/1ps  +ncoverride_timescale工具    則irun將強制將全部的timescale都設置爲 1ps/1ps設計 2) 對於複雜的設計，爲了加

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