Verilog中模塊的仿真

       在學習Verilog硬件編程語言時，寫完一個module，仍需要進行仿真下看是否運算結果正確，像高級語言中可以打印在Windows上，單片機編程時可以用串口打出來數據一樣，我們仍需要驗證我們寫的對不對。       如果你對你的硬件水平非常自信，那可以編程完後直接弄出RTL電路來，看是否真確。       如果電路看不懂，那就可以用波形圖進行仿真。 準備工具：        一個正確

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