verilog中的timescale的解析

`timescale是Verilog HDL 中的一種時間尺度預編譯指令，它用來定義模塊的仿真時的時間單位和時間精度。格式以下：spa `timescale  仿真時間單位/時間精度orm 注意：用於說明仿真時間單位和時間精度的數字只能是1、10、100，不能爲其它的數字。並且，時間精度不能比時間單位還要大。最多兩則同樣大。好比：下面定義都是對的：xml `timescale   1ns/1psi

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